Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.

Abstract

En este trabajo se presenta el proyecto Crono TDC, el cual consiste en el diseño, implementación y validación de un Time to Digital Converter (TDC) con la capacidad de medir eventos de hasta 5 ns. Estos dispositivos son utilizados para medir intervalos de tiempo pequeños (en el orden de los nanosegundos o picosegundos). A lo largo del proyecto, se diseñó el Register-Transfer Level (RTL) de un TDC basado en múltiples fases de reloj utilizando circuitos Input SERializer DESErializer (ISERDESE) los cuales son primitivos de la Field Programmable Gate Array (FPGA) en la cual se realizó la implementación. Debido a las características propias de su arquitectura, este TDC puede poseer una gran cantidad de canales. El core se diseñó para ser operado con comandos enviados a través de un puerto serie utilizando un protocolo de entramado determinado. Ciertos parámetros del TDC pueden ser configurados con estos comandos como, por ejemplo, la ventana de tiempo de la medición. Durante el desarrollo del proyecto, se ejecutaron ensayos en los cuales se inyectaron señales conocidas con pulsos de 5 ns en las entradas del TDC y luego se reconstruyeron a partir de la información almacenada en su memoria. En estas pruebas, el TDC se sincronizó con una frecuencia de reloj de 100 MHz, logrando una resolución de 2,5 ns y un error de cuantización de 5 ns. Además, se diseñó un Printed Circuit Board (PCB) con una FPGA XC7A35T-2CSG324I el cual posee 19 canales Low Voltage Differential Signaling (LVDS) expuestos en un conector FPGA Mezzanine Card (FMC) de alta velocidad, dos osciladores de 100 MHz y una interfaz Universal Serial Bus (USB) 2.0. Dicho hardware respeta la especificación CubeSat Kit PCB [1] lo cual sienta las bases para un diseño de TDC que puede ser utilizado en Cubesats.