Diseño y Comparación de Amplificadores de Señal Mixta para ADCs de Alta Velocidad en Tecnología CMOS de 65 nm.

Abstract

Las nuevas generaciones de sistemas de comunicaciones digitales demandan conversores analógico-digitales (ADCs) de cada vez mayor precisión debido a la necesidad de incrementar la capacidad de transmisión de datos. Arquitecturas de Registros de Aproximaciones Sucesivas (SAR) son ampliamente utilizadas en los sistemas actuales, pero se vuelven ineficientes para altas resoluciones. Por esta razón, se deben implementar topologías tipo pipeline o SAR-pipelined que implementan sucesivas etapas de digitalización separadas por amplificadores de residuo. Dicho bloque juega un papel fundamental en el desempeño final del ADC, por lo que se requiere que ´este sea de bajo consumo, alta velocidad y no introduzca una componente de ruido significativa. En este Proyecto Final se presenta el diseño esquemático, caracterización y comparación de dos topologías de amplificadores de residuo para su utilización en un ADC de tipo SAR-pipeline de 2 etapas, que trabaja a una frecuencia de 100 MS/s y cuenta con una resolución efectiva de 10 bits. Finalmente, se realizó el diseño de layout de la topología con mejor desempeño para obtener resultados post-layout. El diseño fue realizado en tecnología CMOS de 65 nm.